금속화가 고효율 태양전지의 효율 상한을 결정하는 이유

금속화가 고효율 태양전지의 효율 상한을 결정하는 이유

광전지 기술의 더 넓은 이야기에서, 변환 효율의 모든 작은 향상은 대개 미세한 물리적 한계를 조금 더 밀어붙이는 데서 비롯됩니다. 산업이 단결정 PERC 시대를 넘어 TOPCon, HJT, BC와 같은 N형 기술로 전환하기 시작하면서 효율 상한은 계속해서 높아졌습니다.

태양전지가 쇼클리-퀘이서 한계에 가까워질수록, 반도체 물리학에서 가장 기본적이면서도 어려운 문제 중 하나인 금속과 반도체 사이의 전기적 접촉이 점점 더 중요해집니다. 이 계면은 양산 수율과 최종 셀 효율에 영향을 미치는 핵심 기술적 장벽이 되었습니다.

비전문가에게 태양전지는 햇빛 아래에서 전기를 생성하는 얇은 반도체 웨이퍼처럼 보일 수 있습니다. 그러나 산업 및 학문적 관점에서 보면, 이는 고도로 정밀한 양자역학적 에너지 변환 장치입니다. 흡수된 광자에 의해 생성된 전자-정공 쌍을 분리하고, 가능한 한 적은 손실로 외부 회로로 유도해야 합니다.

이 과정에서 금속 전극은 전하 캐리어가 미세한 반도체 세계를 떠나는 톨게이트 역할을 합니다. 게이트에 큰 장벽이 존재하면 캐리어가 정체되고 재결합하여 에너지를 잃습니다. 소자 수준에서는 접촉 저항의 급격한 증가, 필 팩터의 급격한 하락, 궁극적으로 태양전지 출력 전력의 감소로 나타납니다.

따라서 매우 낮은 재결합을 유지해야 하는 표면에 저저항 오믹 접촉을 형성하는 능력은 현대 고효율 태양전지의 중요한 분기점이 되었습니다.

오믹 접촉: 금속과 반도체 사이의 물리적 간극을 메우다

금속화 문제를 이해하려면 먼저 반도체 밴드 이론으로 돌아가야 합니다. 여기에는 반도체 내부의 내부 전기장과 금속이 반도체와 만날 때 발생하는 미세한 전하 이동이 포함됩니다.

광전 변환의 물리적 기초는 PN 접합입니다. 서로 다른 도핑 농도를 가진 P형 및 N형 반도체가 접촉하면 그 페르미 준위가 다릅니다. 열역학적 평형에 도달하기 위해 미시적 전하 이동이 발생합니다.

N형 반도체의 페르미 준위는 P형 반도체보다 높습니다. 따라서 전자는 N형 영역에서 P형 영역으로 자발적으로 이동하고, 정공은 반대 방향으로 이동합니다. 이러한 캐리어가 이동함에 따라 PN 접합 계면 근처에 고정된 하전 이온이 남습니다. 이는 공간 전하 영역(공핍 영역이라고도 함)과 내부 전기장을 생성합니다.

내부 전기장은 반도체 에너지 밴드를 굽히고 캐리어 확산 방향과 반대되는 드리프트 힘을 생성합니다. 확산과 드리프트가 동적 평형에 도달하면 양쪽의 페르미 준위가 정렬되고 순 전류는 0이 됩니다. 조명 하에서 광생성 전자-정공 쌍은 이 내부 전기장에 의해 분리되어 광전압과 출력 전류를 생성합니다.

이 미묘한 물리적 과정은 캐리어가 또 다른 주요 장애물에 직면하지 않고 반도체를 떠나 금속 전극으로 들어갈 수 있을 때만 효율적으로 작동합니다.

쇼트키 장벽: 전류 경로의 높은 벽

집전 금속 전극이 반도체와 물리적으로 접촉하면 일함수 차이로 인해 계면에서 전하 이동과 밴드 굽힘이 발생합니다.

금속이 N형 반도체와 접촉하는 경우를 고려해 보십시오. 금속 일함수가 반도체 일함수보다 크면 반도체 표면의 전자가 금속 쪽으로 이동합니다. 그러면 반도체 표면 근처에 다수 캐리어가 적은 공핍층이 형성됩니다. 에너지 밴드는 위쪽으로 굽어져 쇼트키 장벽으로 알려진 계면 에너지 장벽을 생성합니다.

쇼트키 장벽은 다이오드의 단방향 전도와 유사한 뚜렷한 정류 효과가 있습니다. 이를 통과하려면 반도체의 캐리어가 열전자 방출을 통해 장벽을 넘을 수 있는 충분한 열 에너지가 필요합니다.

작동 중인 태양 전지의 전극과 실리콘 기판 사이에 일반적인 쇼트키 접촉이 형성되면 광생성 캐리어가 금속 쪽으로 이동할 때 강한 저항에 직면합니다. 장벽은 전류 흐름을 제한할 뿐만 아니라 캐리어가 계면에 축적되어 재결합하게 하여 변환 효율을 직접적으로 감소시킵니다.

오믹 접촉은 그 반대입니다. 금속과 반도체 사이의 비정류 전기 접촉으로, 접촉 저항이 매우 낮습니다. 이상적인 경우, 전류는 계면을 통해 양방향으로 선형적으로 통과하며, 전압 강하와 에너지 손실이 최소화됩니다.

이론적으로, N형 반도체에는 일함수가 매우 낮은 금속을, P형 반도체에는 일함수가 매우 높은 금속을 선택하면 쇼트키 장벽을 피할 수 있습니다. 실제 실리콘 표면은 더 복잡합니다. 격자 종단으로 인한 댕글링 본드와 높은 계면 상태 밀도는 강한 페르미 준위 고정을 유발할 수 있습니다. 따라서 금속 일함수만 변경하는 것만으로는 완벽한 오믹 접촉을 만들기에 충분하지 않은 경우가 많습니다.

산업계의 주류 솔루션은 고농도 도핑과 양자 터널링을 결합하는 것입니다. 반도체가 금속과 접촉하는 부분에 고농도 도핑된 N++ 또는 P++ 층을 국부적으로 형성합니다. 이는 표면의 공핍 영역을 급격히 좁힙니다. 장벽이 충분히 얇아지면 캐리어는 더 이상 장벽을 넘을 필요가 없습니다. 높은 확률로 직접 터널링할 수 있습니다. 이것이 양자 터널링 효과입니다.

접촉 저항이 증가하면 필 팩터가 감소합니다

오믹 접촉의 물리적 기반이 명확해지면, 다음 질문은 태양광 산업이 미세한 접촉 결함에 왜 그렇게 민감한지입니다. 답은 접촉 저항, 직렬 저항, 필 팩터라는 세 가지 주요 전기적 파라미터와 관련이 있습니다.

태양전지는 이상적인 전류원이 아닙니다. 직렬 저항으로 총칭되는 여러 불가피한 저항 손실 메커니즘을 포함합니다. 직렬 저항에는 실리콘 웨이퍼의 벌크 저항, 에미터 시트 저항, 금속-반도체 계면의 접촉 저항, 핑거와 버스바의 오믹 저항, 리본 및 기타 상호 연결 재료의 물리적 저항이 포함됩니다.

단결정 실리콘 성장이 성숙해지고, 전도성 은 페이스트가 개선되며, 스크린 인쇄 메쉬가 미세해짐에 따라 웨이퍼 저항과 금속 그리드 저항은 이미 상대적으로 낮은 수준으로 감소했습니다. 현재 N형 고효율 셀에서 가장 어려운 미세 병목 현상 중 하나는 금속 전극과 실리콘 기반 접촉 구조 사이의 접촉 저항입니다.

양자 터널링이 지배적인 오믹 접촉이 확립되지 않으면 접촉 저항이 기하급수적으로 증가하여 직렬 저항 손실의 주요 원인이 될 수 있습니다.

필 팩터는 태양전지의 출력과 내부 에너지 손실을 평가하는 데 사용되는 가장 중요한 매개변수 중 하나입니다. 이는 최대 출력 전력과 개방 회로 전압 및 단락 전류의 곱의 비율입니다. I-V 곡선에서 이는 곡선이 얼마나 사각형 또는 완전한 형태로 나타나는지를 반영합니다.

불량 접촉으로 인해 오믹 접촉이 실패하면 접촉 저항의 증가로 인해 총 직렬 저항이 급격히 상승합니다. 그러면 I-V 곡선이 기울어지고 최대 전력 지점 주변에서 붕괴됩니다. 셀은 여전히 비교적 정상적인 개방 회로 전압과 단락 전류를 보일 수 있지만, 외부 회로에 제공되는 최대 전력은 상당히 감소할 수 있습니다.

기술적 체인은 간단합니다:

• 불량한 금속-반도체 계면은 적절한 오믹 접촉을 방해합니다.

• 실패한 접촉은 계면 접촉 저항을 증가시킵니다.

• 접촉 저항은 셀의 총 직렬 저항을 증가시킵니다.

• 높은 직렬 저항은 필 팩터를 감소시킵니다.

• 낮은 필 팩터는 변환 효율을 양산 합격 기준 이하로 끌어내립니다.

패시베이션과 접촉: 현대 태양전지의 내재적 모순

현대 고효율 셀 설계는 패시베이션과 전기적 접촉 사이의 물리적 모순에 직면합니다. 높은 개방 회로 전압을 얻기 위해 엔지니어는 실리콘 표면을 가능한 한 완전히 패시베이션하는 유전체 필름이 필요합니다.

패시베이션은 두 가지 방식으로 작동합니다. 화학적 패시베이션은 수소와 같은 원소를 사용하여 결정질 실리콘의 격자 결함에서 댕글링 본드를 포화시켜 결함 보조 재결합을 줄입니다. 전계 효과 패시베이션은 계면에 강한 전기장을 생성합니다. 정전기적 반발력은 유사한 전하를 가진 소수 캐리어를 표면에서 멀리 유지하여 중요한 표면 재결합 경로를 차단합니다.

예를 들어 PERC 셀의 P형 후면에서 높은 밀도의 음전하를 포함하는 산화알루미늄 필름은 강한 밴드 벤딩을 생성하고 화학적 및 전계 효과 패시베이션을 모두 제공할 수 있습니다. 그러나 이 고효율 절연 유전체 필름은 전류 추출에 장애물이 되기도 합니다.

광생성 캐리어를 수집하기 위해 금속 전극은 여전히 실리콘 기판에 대한 전기적 경로가 필요합니다. 기존 PERC 공정은 레이저를 사용하여 후면 패시베이션 층에 작은 개구부를 제거하여 알루미늄 또는 은 페이스트가 실리콘과 접촉할 수 있게 합니다. 그러나 직접적인 금속-실리콘 접촉은 강한 계면 재결합을 생성합니다. 이러한 접촉 지점은 재결합 싱크처럼 작동할 수 있습니다.

N형 시대에서 셀 개발이 결정질 실리콘의 이론적 효율 한계인 29.43%에 더 가까워짐에 따라, 국부 접촉 개구부에서의 재결합 손실은 훨씬 더 받아들이기 어려워지고 있습니다. 따라서 TOPCon, HJT, BC 기술은 표면 패시베이션을 파괴하지 않으면서 저저항, 대면적 캐리어 수송을 달성하는 동일한 핵심 문제를 해결해야 합니다.

TOPCon: 터널 산화막과 LECO의 미세 수술

강력한 태양광 수요로 인해 P형 PERC가 N형 기술로 대체되는 속도가 빨라졌습니다. 여기에 인용된 업계 수치에 따르면, N형 TOPCon은 2023년 셀 시장의 약 23%만을 차지했습니다. 2024년에는 그 점유율이 60% 이상으로 상승했으며, 주요 제조업체의 일부 장비 적용 데이터는 N형 점유율이 71.1%에 달하는 것으로 나타났습니다.

TOPCon은 기존 PERC 생산 라인과 높은 호환성을 유지합니다. 업그레이드에는 일반적으로 4가지 핵심 공정이 추가로 필요합니다. 인용된 장비 투자 비용은 GW당 약 5천만~7천만 위안으로, 새로운 HJT 라인의 GW당 약 3억 5천만~4억 위안과 비교됩니다. TOPCon은 또한 PERC 대비 명확한 성능 향상을 제공합니다. 이론적 효율 한계는 약 28.7%로 보고되며, 현재 양산 효율은 일반적으로 26.5%를 넘어섰고 실험실 효율은 27.5%를 초과했습니다.

TOPCon 성능의 핵심은 후면 패시베이팅 접촉 구조입니다. N형 실리콘 기판 위에 두께가 약 1~2나노미터로 엄격히 제어되는 초박막 실리콘 산화막이 성장됩니다. 그런 다음 약 60~100나노미터의 진성 폴리실리콘 층이 증착되고 고온 공정을 통해 고농도 인 도핑이 이루어집니다.

밴드 물리학의 관점에서, 초박막 실리콘 산화막은 웨이퍼 표면의 댕글링 본드를 화학적으로 포화시킵니다. 고농도 도핑된 폴리실리콘은 계면 근처에 강한 밴드 벤딩을 생성합니다. 이 구조는 이 경우 정공인 소수 캐리어에 높은 장벽을 만들고, 전자인 다수 캐리어에는 훨씬 작은 유효 장벽을 만듭니다. 산화막이 매우 얇기 때문에 전자는 이를 터널링하여 폴리실리콘 층으로 들어갈 수 있는 반면, 정공은 차단됩니다. 그 결과 캐리어 선택적 수송이 이루어집니다.

산화막을 통한 수송에 대한 학계 논의에는 직접 양자 터널링과 핀홀 모델이 모두 포함됩니다. 터널 산화막 두께가 약 2나노미터를 초과하면 터널링 확률은 기하급수적으로 감소합니다. 그러면 캐리어 수송은 고온 어닐링 중에 생성된 미세 결함이나 핀홀에 더 크게 의존할 수 있습니다. 핀홀이 너무 적으면 접촉 저항이 높아질 수 있습니다. 너무 많으면 필름 손상이 광범위하고 화학적 패시베이션이 약화되었음을 나타낼 수 있습니다.

패시베이션 후면 접점과 전면 선택적 이미터를 갖추고 있음에도 불구하고, TOPCon은 금속화 소성 과정에서 심각한 모순에 직면합니다. 셀은 은 페이스트가 폴리실리콘과 저저항 접촉을 형성할 수 있도록 고온 소성이 필요합니다. 소성이 너무 과격하면 은 결정립이 1~2나노미터 터널 산화물을 관통하여 결정질 실리콘 기판에 도달할 수 있습니다. 그러면 패시베이션 구조가 붕괴되고, 암전류가 증가하며, 개방 전압이 급격히 떨어질 수 있습니다. 소성 온도가 너무 낮으면 은 페이스트가 폴리실리콘과 제대로 연결되지 못할 수 있습니다. 그러면 접촉 저항이 과도해지고 충진율이 붕괴될 수 있습니다.

레이저 강화 접촉 최적화(LECO)는 이러한 소성 창 문제를 해결하기 위해 도입되었습니다. 이 공정은 먼저 특수하게 제조된 덜 부식성인 은 페이스트를 사용합니다. 기존 소성은 전극이 실리콘 질화물 층을 관통하면서도 그 아래의 초박형 터널 산화물을 심각하게 손상시키지 않도록 합니다. 소성 후, 셀 표면은 선택된 파장의 고강도 레이저에 노출되는 동시에 전극에 바이어스 전압이 인가됩니다.

광전도 효과를 통해, 국부 전기장은 금속-반도체 계면에 짧고 강렬한 미세 전류를 생성합니다. 이 펄스는 미세한 번개와 유사하게 작용합니다. 이는 국부적으로 잔류 계면 장벽을 돌파하고 전열 용융과 고도로 국부화된 전도 영역을 생성합니다. 수많은 작은 전류 경로가 형성됩니다.

LECO 처리 후, 거시적 접촉 저항은 수 자릿수로 감소할 수 있으며 더 효과적인 오믹 접촉이 확립됩니다. 항복은 짧고 국부적입니다. 이는 터널 산화물 패시베이션 구조의 대부분을 보존하면서 전류 수송을 개선합니다.

HJT: 저온 은 페이스트와 TCO 사이의 온화한 접촉

TOPCon이 고온에서 줄타기를 한다면, 이종접합 기술은 엄격한 저온 한계 내에서 작동합니다. HJT는 1980년대 후반 일본의 산요에 의해 처음 제안되었습니다. 이 기술은 N형 결정질 실리콘 웨이퍼의 양면에 초박형 진성 수소화 비정질 실리콘 막을 사용하여 양면 패시베이션을 구현합니다. 그런 다음 도핑된 P형 및 N형 비정질 실리콘 층을 증착하여 이종접합을 형성합니다. 이론적 효율 한계는 일반적으로 약 28.5%로 추정되며, 이는 장기적인 셀 구조 중 하나로 자리매김하고 있습니다.

HJT의 강력한 패시베이션은 비정질 실리콘 박막에 기반을 둡니다. 비정질 실리콘에는 수소와 관련된 많은 Si-H 결합이 포함되어 있습니다. 수소는 결정질 실리콘 표면의 댕글링 본드를 포화시켜 강력한 화학적 패시베이션을 제공할 수 있습니다. 그러나 이러한 결합은 취약합니다. 이후 공정 온도가 약 200–250°C를 초과하면 수소가 비정질 실리콘 박막에서 빠져나갈 수 있습니다. 이러한 탈수소화는 화학적 패시베이션 효과를 손상시킵니다.

온도 제한은 HJT 금속화에 결정적인 영향을 미칩니다. PERC 및 TOPCon에 사용되는 기존의 고온 은 페이스트는 일반적으로 800°C 이상의 소성 온도가 필요하므로 사용할 수 없습니다. HJT는 전용 저온 은 페이스트 시스템이 필요합니다.

고온 유리 프릿 반응에 의존하는 대신, 저온 페이스트는 유기 폴리머 수지를 전도성 은 입자의 바인더로 사용합니다. 스크린 인쇄 후, 셀은 약 200°C 이하의 경화 오븐에 들어가 비교적 긴 저온 경화 사이클을 거칩니다.

온도 문제를 해결하면 또 다른 문제가 발생합니다: 전기 전도성입니다. 비정질 실리콘은 우수한 패시베이션을 제공하지만 측면 전도성은 낮습니다. 캐리어가 헤테로접합을 통과한 후, 비정질 실리콘 표면을 가로질러 금속 핑거까지 효율적으로 이동할 수 없습니다.

따라서 도핑된 비정질 실리콘 위에 투명 전도성 산화물 박막을 증착하며, 일반적으로 마그네트론 스퍼터링을 사용합니다. ITO가 일반적인 선택입니다. TCO 박막은 빛을 투과시키고, 비교적 낮은 접촉 저항을 제공하며, 캐리어를 그리드 라인 방향으로 측면 전도시킵니다.

HJT 스택에서 최종 금속화 접촉은 경화된 저온 은 페이스트와 TCO 박막 사이에 형성됩니다. 이는 두 가지 직렬 저항 문제를 야기합니다.

첫째, 저온 페이스트는 경화 중 폴리머 수지의 수축에 의존합니다. 수축은 은 입자를 서로 그리고 TCO 표면에 압착합니다. 이 물리적 입자 간 접촉은 고온 소성에 의한 야금학적 결합보다 저항이 훨씬 높습니다.

둘째, TCO의 일함수는 아래의 도핑된 비정질 실리콘과 위의 금속 전극 모두와 호환되어야 합니다. 약간의 산화 또는 페르미 준위 고정은 TCO-은 계면에 작은 쇼트키 장벽을 만들 수 있습니다. 이 장벽은 직렬 저항을 증가시키고 충진율을 낮춥니다.

페이스트 공급업체들은 은 입자 형상, 입자 크기 분포 및 유기 수지 시스템을 최적화하여 대응하고 있습니다. HJT 업계는 또한 저온 은 페이스트의 비용 및 물리적 접촉 한계를 넘어서기 위해 무은 구리 도금을 탐구하고 있습니다. 도금은 TCO 또는 전용 시드 층 위에 직접 조밀하고 순수한 구리 그리드 라인을 성장시켜 이상적인 상태에 훨씬 더 가까운 저저항 금속 접합을 만들 수 있습니다.

BC: 후면 전극의 미크론 단위 춤

태양전지 구조 중에서 후면 접촉 기술은 매우 매력적이지만 제조가 어렵습니다. BC는 특정 기판 재료가 아닙니다. 이는 아키텍처 개념으로, 기본 형태는 교차 배치 후면 접촉 셀(IBC)입니다.

P형 웨이퍼, TOPCon 기반 접촉 구조 또는 HJT 구조를 사용하든 핵심 원리는 동일합니다: 이미터, 후면 전계 및 모든 양극 및 음극 금속 그리드 라인이 셀 후면으로 이동됩니다.

조명 표면에서 모든 전극을 제거하면 명확한 광학적 이점이 생깁니다: 전면 금속 차폐가 없습니다. 손가락이나 버스바가 입사광을 차단하지 않으므로 더 많은 광자가 셀에 들어갈 수 있습니다. 기존의 양면형 셀과 비교하여 BC 셀의 단락 전류 밀도는 약 7% 증가할 수 있습니다.

모듈 제조 및 봉지재 단계에서 BC 셀은 기존의 Z자형 전면-후면 연결 경로를 평평한 후면 연결로 대체할 수 있습니다. 이는 전면과 후면 사이의 기계적 응력을 줄이고 미세 균열 저항성을 향상시킬 수 있습니다. 예를 들어, LONGi HPBC 셀의 가장자리 응력은 기존 비BC 셀보다 48% 낮은 것으로 보고되어 장기 신뢰성 향상을 지원합니다.

전면 광학 이득은 훨씬 더 복잡한 후면 전기 설계를 통해 지불되어야 합니다. 제한된 후면 표면에서 P형 이미터 영역과 N형 후면 전계 영역은 밀집된 교대 손가락 패턴으로 배열됩니다. 분리된 전극은 높은 정밀도로 형성되어야 합니다. 양극 금속은 고농도 도핑된 P형 영역과 오믹 접촉을 만들어야 하며, 음극 금속은 고농도 도핑된 N형 영역과 접촉해야 합니다.

세 가지 엔지니어링 문제가 두드러집니다.

첫째, 전면이 더 이상 전류를 수집하지 않기 때문에 모든 광생성 캐리어는 웨이퍼 두께를 통과한 후 적절한 후면 접점을 향해 3차원으로 측면 이동해야 합니다. 양극과 음극 후면 전극 사이의 간격이 너무 넓으면 캐리어 이동 경로가 길어집니다. 재결합 확률이 높아지고 측면 벌크 저항이 증가합니다.

둘째, 측면 이동 거리를 단축하려면 양극과 음극 전극을 매우 밀접하게 배치해야 합니다. 레이저 개구와 스크린 인쇄, 또는 절연 마스크와 포토리소그래피 금속화는 마이크로미터 수준의 정밀도로 정렬되어야 합니다. 약간의 페이스트 넘침이나 수 마이크로미터의 레이저 개구 편차만으로도 P측과 N측 금속이 직접 연결되어 심각한 션트를 유발할 수 있습니다.

셋째, 모든 양극 및 음극 접점은 후면의 국부 영역에 집중됩니다. 총 유효 금속-반도체 접촉 면적은 양면에 접점을 사용하는 기존 셀보다 작을 수 있습니다. 광생성 전류가 이러한 국부 접점으로 집중됨에 따라 전류 밀도가 매우 높아집니다. 작은 접촉 결함도 상당한 저항 및 열 손실로 증폭될 수 있습니다.

최종 단계: 광학적 포획에서 캐리어 관리로

업계가 오믹 접촉과 접촉 저항에 집중하는 것은 태양광 발전 개발의 더 깊은 변화를 반영합니다. 우선순위는 거시적 광자 포획에서 미시적 캐리어 동역학의 정밀 제어로 이동하고 있습니다.

PERC가 지배했던 10년 동안 연구 노력의 상당 부분은 후면 광 반사율을 높이고 산화알루미늄과 같은 재료로 패시베이션을 개선하는 데 집중되었습니다. N형 시대에는 재료 과학의 발전으로 표면 화학적 패시베이션이 실용적 한계에 더 가까워졌습니다. 가장 약한 고리가 이동했습니다. 선택적 캐리어 추출과 계면 수송이 최종 성능을 결정하는 데 더 큰 역할을 합니다.

금속-계면 접촉 저항을 더 효과적으로 해결하는 기업과 기술 플랫폼은 더 낮은 직렬 저항과 더 높은 충진율을 통해 의미 있는 효율 및 비용 이점을 구축할 수 있습니다.

2024년 TOPCon의 빠른 시장 확장은 기존 PERC 라인과의 호환성 때문만은 아니었습니다. 장비 제조업체와 페이스트 공급업체는 또한 LECO와 같은 레이저 보조 접촉 공정을 개선하여 국부적 전기 및 열 효과를 사용하여 터널 산화물 패시베이션과 저저항 합금 접촉 형성 사이의 균형을 맞췄습니다.

더 먼 미래를 내다보면, 지속적으로 높은 은 가격과 저온 은 페이스트의 물리적 저항 한계로 인해 은 절감과 구리 도금이 주목받고 있습니다. 전도성 필름 또는 시드 층 위에 전기화학적으로 조밀한 구리를 성장시키면 거의 금속학적 옴 접촉을 형성할 수 있을 뿐만 아니라 그리드 자체의 전기 저항도 줄일 수 있습니다.

마이크로미터 스케일 계면에서의 최종 전투

태양전지가 불량 접촉에 매우 민감한 이유는 전극 계면이 광전 에너지 변환 루프에서 마지막이자 가장 어려운 단계이기 때문입니다.

TOPCon은 1~2나노미터 두께의 터널 산화막 무결성과 소성 조건의 균형을 맞추며, LECO는 고도로 국소화된 접촉 최적화 공정으로 작용합니다. HJT는 저온 전도성 페이스트와 투명 전도성 산화물 사이에 신뢰할 수 있는 접합을 형성하면서도 엄격한 200°C급 열 한계를 유지해야 합니다. BC 셀은 양극성을 후면에 배치하고, 션트(shunting) 오류에서 단지 작은 정렬 오차만 떨어진 마이크로미터 스케일 패터닝을 요구합니다.

이러한 대규모 산업적 노력은 동일한 반도체 목표를 가리킵니다: 쇼트키 장벽을 억제하고, 효과적인 옴 접촉을 확립하며, 접촉 저항을 실질적으로 가능한 한 0에 가깝게 줄이는 것입니다.

결정질 실리콘 셀 기술이 29.43% 이론적 한계를 향해 계속 나아가는 동안, 무시하기 어려운 규칙이 하나 있습니다: 접촉 계면을 제어하면 효율 상한선을 제어할 수 있다는 것입니다.

Ooitech의 견해

실제 생산 과제는 단순히 더 좁은 그리드 라인을 인쇄하거나 또 다른 패시베이션 층을 추가하는 것이 아닙니다. 금속화는 완전한 셀 및 모듈 공정의 일부로 최적화되어야 합니다. 접촉 저항률의 작은 변화가 충진율, 열 거동, 솔더링 일관성 및 최종 모듈 출력에 영향을 미칠 수 있기 때문입니다. TOPCon, HJT 및 BC 설계가 발전함에 따라 접촉 공정 제어와 신뢰할 수 있는 전기 검사는 표면적인 셀 효율만큼 중요해질 것입니다.